THIẾT KẾ THẺ PCI I / O CÓ MỤC ĐÍCH CHUNG DỰA TRÊN FPGA

Giới thiệu: Mục đích của việc thực hiện các dự án được mô tả trong luận án này, được chèn vào khe PCI của máy tính là làm cho tốc độ cao trao đổi dữ liệu nối tiếp dựa trên FPGA giữa thế giới bên ngoài bằng cách thiết kế một hệ thống máy tính với một card PCI.

Nhiều bước phải được thực hiện để thực hiện dự án. Đầu tiên là phải hiểu hoạt động của kiến ​​trúc bus PCI cần phải được thực hiện. Sau đó, một sự lựa chọn FPGA để đáp ứng nhu cầu của chúng tôi và triệt để hiểu sau đó được sử dụng để liên lạc PCR để xác định lõi IP của các tính năng FPGA, việc lựa chọn giao diện truyền dữ liệu nối tiếp và mạch làm việc thiết kế sơ đồ bằng cách thực hiện thiết kế PCB bằng cách xác định chương trình sẽ được sử dụng cho việc thiết kế và lắp đặt giai đoạn cuối cùng của thẻ nó cần phải được thực hiện.

Khi lắp ráp thẻ xong, nó sẽ đến phần phần mềm. Đầu tiên, chương trình được cài đặt trong FPGA phải được chuẩn bị và chuyển giao cho EPROM và kiểm tra thẻ phải được thực hiện. Khi các bài kiểm tra là tích cực, giai đoạn cuối cùng sẽ là thiết kế của bảng bằng cách viết trình điều khiển thiết bị và chương trình và sau đó bật hệ thống.

đã cố gắng giải thích với luận án này trước khi kiến ​​trúc bus PCI một cách chung chung, và sau đó sẽ được sử dụng trong thiết kế mạch FPGA và xem xét các yếu tố SERDES, làm thế nào nó được mô tả rằng việc sử dụng VHDL và LVDS tiêu chuẩn giới thiệu và chương trình EAGLE thiết kế mạch.

Kiến trúc bus PCI V2.2: Kiến trúc bus PCI là một bus dữ liệu 64 bit 32-bit hiệu suất cao với các bus địa chỉ và dữ liệu. Xe buýt này được thiết kế để được sử dụng như một cơ chế kết nối giữa các bộ điều khiển ngoại vi tích hợp và các thiết bị ngoại vi và các bộ xử lý / bộ nhớ.

Ứng dụng bus dữ liệu PCI: Bus PCI được cung cấp như một kiến ​​trúc bus dữ liệu hiệu suất cao, chi phí thấp bằng cách thiết lập một tiêu chuẩn công nghiệp làm mục tiêu chính của nó. Trong khi trình bày các điểm hiệu suất về giá mới cho các hệ thống hiện nay, điều quan trọng là phải đáp ứng nhu cầu của hệ thống trong tương lai và có thể áp dụng cho nhiều nền tảng và kiến ​​trúc.

Hình 2.1 Các ứng dụng Bus cục bộ PCI

Trong khi trọng tâm chính của các ứng dụng bus cục bộ là các hệ thống máy tính để bàn thấp và trên, bus PCI cục bộ cũng đáp ứng nhu cầu từ các ứng dụng di động đến các máy chủ lớn (Hình 2.1). Các yếu tố PCI và giao diện thẻ bổ sung là bộ vi xử lý độc lập và cho phép chuyển đổi hiệu quả sang các bộ vi xử lý thế hệ tiếp theo và sử dụng kết hợp với các kiến ​​trúc đa bộ vi xử lý.

xử lý độc lập từ bus PCI về chức năng I / O cho phép tối ưu hóa cho bộ xử lý / bộ nhớ cho phép các xe buýt địa phương phù hợp để làm việc với hệ thống phụ và đồ họa lưu trữ Ngoài ra, nhiều hiệu suất cao của thiết bị ngoại vi để (motion video, LAN, SCSI, FDDI, vv ổ đĩa cứng). Màn hình video và đa phương tiện nâng cao (HDTV và đồ họa 3D) và I / O băng thông cao khác tiếp tục tăng yêu cầu băng thông của bus dữ liệu. PCI BUS V2.2 cung cấp kiến ​​trúc bus 33 MHz và 66 MHz với các đường dữ liệu 32 bit và 64 bit tương thích về phía trước và ngược. Hình 2.2 cho thấy cấu trúc khối của hệ thống PCI.

Hình 2.2 Sơ đồ khối hệ thống PCI

Các tính năng và lợi ích của Bus PCI: Bus PCI được định nghĩa để tạo ra một tiêu chuẩn bus nội bộ hiệu suất cao cho các dòng sản phẩm khác nhau. Các tính năng PCI được phân loại với những ưu điểm sau.

Hiệu suất cao:
• 32bit 33MHz (132MB / s) băng thông từ 33MHz 64bit (264MB / s) và xe buýt 66MHz 32bit (264MB / s) băng thông từ 66MHz 64bit (528MB / s) dễ dàng cập nhật cho xe buýt.

• Chế độ bọc tuyến tính và chiều dài bọc biến đổi bùng nổ để đọc và ghi làm tăng hiệu suất đồ họa ghi hiệu năng.

• Khả năng tuân thủ đầy đủ với hệ thống phụ bộ xử lý / bộ nhớ. 
• Dữ liệu đồng bộ lên đến 33MHz hoặc 66MHz. 
• Giải quyết vấn đề trung tâm bí mật.

Chi phí thấp:
• Tối ưu hóa cho kết nối silicon trực tiếp. Các thông số kỹ thuật điện / ổ đĩa và tần số tương thích với công nghệ ASIC tiêu chuẩn và các quy trình khác.

• Kiến trúc Multiplex làm giảm kích thước và số lượng pin của các phần tử PCI.

Dễ sử dụng:
• Cho phép hỗ trợ cấu hình tự động hoàn toàn các thẻ và thành phần bổ sung PCI. Thiết bị PCI chứa các thanh ghi có chứa thông tin thiết bị cần thiết cho cấu hình.

Cuộc sống lâu dài:
• Bộ xử lý độc lập. Hỗ trợ các gia đình đa xử lý, chẳng hạn như bộ vi xử lý thế hệ tiếp theo (cầu nối được tích hợp trực tiếp).

• Hỗ trợ 64bit địa chỉ. 
• Môi trường đánh dấu 5V và 3.3V được chỉ định.

Độ tin cậy:
• Thẻ bổ sung nhỏ

• Các tín hiệu hiện tại cho phép nguồn điện được tối ưu hóa cho việc sử dụng hệ thống dự kiến ​​bằng cách quan sát các thẻ bổ trợ.

• Khả năng tương thích về phía trước và ngược của các thẻ và thành phần bổ sung 32 bit và 64 bit. 
• Khả năng tương thích chuyển tiếp và lùi của các thẻ và thành phần bổ sung 33MHz và 64MHz. 
• Đầu nối mở rộng loại MC.

Tính linh hoạt:
• Khả năng đa chủ hoàn toàn cho phép truy cập từ bất kỳ PCI master / đích đến bất kỳ điểm tổng thể PCI nào.

• Khe chia sẻ, thẻ ISA tiêu chuẩn, EISA hoặc MC cung cấp khe cắm thẻ bổ trợ PCI.

Độ chính xác của dữ liệu:
• Cung cấp dữ liệu và địa chỉ cho phép triển khai các nền tảng khách hàng mạnh mẽ.

Khả năng tương thích phần mềm:
• Các thành phần PCI hoàn toàn tương thích với các trình điều khiển và phần mềm ứng dụng hiện có. Trình điều khiển thiết bị di động cho một loạt các lớp nền tảng.

Định nghĩa tín hiệu: Giao diện PCI yêu cầu tối thiểu 47 chân cho thiết bị chỉ nhắm mục tiêu, ít nhất 49 chân cho bậc thầy quản lý dữ liệu và địa chỉ, điều khiển giao diện, trọng tài và chức năng hệ thống. Trong hình 2.3, các chân PCI được hiển thị trong các nhóm chức năng, với các chân cần thiết ở bên trái và các chân tùy chọn ở bên phải. Biểu tượng # ở cuối tín hiệu cho biết tín hiệu đang hoạt động bằng không.

Hệ thống Pinler:

CLK: Đồng hồ cung cấp thời gian cho tất cả các hoạt động trên PCI và là đầu vào cho tất cả các thiết bị PCI. Tất cả các tín hiệu PCI khác (trừ RST #, INTA #, INTB #, INTC # và INTD #) được lấy mẫu trên cạnh tăng của CLK và tất cả các thông số thời gian khác được xác định bởi cạnh này. PCI chạy tới 33MHz hoặc 66MHz và thường có tần số tối thiểu là DC (0Hz).

RST #: Reset được sử dụng để đưa các thanh ghi, trình tự và tín hiệu PCI vào một trạng thái thích hợp. Khi tín hiệu RST # được đưa ra, tất cả các tín hiệu đầu ra PCI phải được chuyển đến trạng thái ban đầu của chúng. Thông thường, các đầu ra này đi không đồng bộ đến trạng thái ba trạng thái. REQ # và GNT # phải ở trạng thái ba trạng thái. Để tránh tình trạng không hoạt động của AD, C / BE #, và tín hiệu PAR trong khi reset, nguồn trung tâm có thể bus (bus 0) các đường này trong quá trình reset (logic 0). RST # có thể không đồng bộ với CLK.

Hình 2.3 Danh sách Pin PCI

Chân địa chỉ và dữ liệu

AD [31 :: 00]: Địa chỉ và dữ liệu được ghép kênh trên cùng các chân PCI. Một hoạt động của xe buýt có dạng một giai đoạn địa chỉ, sau đó là một giai đoạn dữ liệu đã hơn một năm. Giai đoạn địa chỉ là chu kỳ đồng hồ đầu tiên khi tín hiệu FRAME # đang hoạt động. Trong pha địa chỉ, AD [31 :: 00] chứa địa chỉ vật lý (32bit). Một địa chỉ byte cho I / O này là một địa chỉ DWORD cho cấu hình và bộ nhớ. Trong pha dữ liệu, AD [07 :: 00] chứa byte ít nhất (lsb) và AD [31 :: 24] chứa byte quan trọng nhất (msb). Dữ liệu được ghi trong IRDY # đang hoạt động là cố định và hợp lệ, dữ liệu đọc trong TRDY # đang hoạt động là cố định và hợp lệ. Cả dữ liệu IRDY # và TRDY # được truyền trong các chu kỳ đồng hồ này khi hoạt động.

C / BE [3 :: 0] #: Bus Command và Byte Enable được ghép kênh ở cùng các chân PCI. Trong pha địa chỉ của một tiến trình, các lệnh bus C / BE [3 :: 0] # được định nghĩa. Byte được sử dụng như ủy quyền trong giai đoạn dữ liệu. Ủy quyền byte áp dụng cho tất cả các giai đoạn dữ liệu và chỉ định đường dẫn byte nào mang dữ liệu có ý nghĩa. C / BE [0] # byte 0 (lsb) đại diện cho C / BE [3] # byte 3 (msb).

PAR: Chẵn lẻ hai chẵn lẻ, AD [31 :: 0] và C / BE [3 :: 0] #. Companion thế hệ được yêu cầu bởi tất cả các đại lý PCI. PAR là hằng số và hợp lệ cho mỗi chu kỳ tiếp theo từ mỗi giai đoạn địa chỉ. Đối với các pha dữ liệu, nó là hằng số và hợp lệ cho một chu kỳ sau khi IRDY # trong các hoạt động ghi hoặc TRDY # trong các hoạt động đọc được kích hoạt. Khi PAR hợp lệ, dữ liệu hiện tại vẫn hợp lệ trong một khoảng thời gian sau khi hoàn thành giai đoạn. Cải cách hành chính có cùng thời điểm như AD [31 :: 00] nhưng một chu kỳ bị trì hoãn. Khi lái xe PAR cho các bậc thầy, địa chỉ và dữ liệu ghi các giai đoạn, các mục tiêu ổ đĩa cải cách hành chính cho các giai đoạn đọc dữ liệu.

Pin điều khiển giao diện

FRAME #: Chu trình Frame được điều khiển bởi master hiện tại để chỉ ra sự khởi đầu và thời gian truy cập. FRAME # được kích hoạt để cho biết rằng hoạt động của bus đã bắt đầu. Truyền dữ liệu tiếp tục miễn là FRAME # đang hoạt động. Khi FRAME # được gỡ bỏ, hoạt động được hoàn tất trong pha dữ liệu cuối cùng.

IRDY #: Initiator Ready cho biết sự thống trị của xe khởi tạo (Bus Master) để hoàn thành hoạt động pha dữ liệu hiện tại. Được sử dụng với IRDY #, TRDY #. Giai đoạn dữ liệu được hoàn thành trong bất kỳ chu kỳ nào trong đó cả IRDY # và TRDY # đều hoạt động. Trong khi viết, IRDY # AD [31 :: 00] chỉ ra rằng dữ liệu hợp lệ có sẵn. Trong khi đọc, nó chỉ ra rằng Master đã sẵn sàng chấp nhận dữ liệu. Các chu kỳ chờ IRDY # và TRDY # được cộng lại với nhau cho đến khi hoạt động.

TRDY #: Target Ready cho biết sự thống trị của xe mục tiêu (trình điều khiển được chọn) để hoàn thành hoạt động pha dữ liệu hiện tại. TRDY # được sử dụng kết hợp với IRDY #. Giai đoạn dữ liệu được hoàn thành trong bất kỳ chu kỳ nào trong đó cả TRDY # và IRDY # đều hoạt động. Trong khi đọc, TRDY # AD [31 :: 00] cho biết rằng dữ liệu hợp lệ có sẵn. Trong khi viết, nó chỉ ra rằng Target đã sẵn sàng chấp nhận dữ liệu. Các chu kỳ chờ TRDY # và IRDY # được cộng lại với nhau cho đến khi hoạt động.

STOP #: Stop cho biết rằng Target hiện tại đang yêu cầu Master dừng hoạt động hiện tại.

LOCK #: Khóa biểu thị các hoạt động nguyên tử tới một Bridge có thể yêu cầu nhiều thao tác hoàn thành. Khi LOCK # được kích hoạt, các hoạt động không cụ thể có thể được thực hiện trên một cây cầu không bị khóa tại thời điểm đó. Các hoạt động bị khóa chỉ có thể được khởi tạo bởi Bridge Bridge, cầu PCI-to-PCI và cầu xe buýt mở rộng.

IDSEL: Khởi tạo thiết bị Chọn được sử dụng như một con chip được lựa chọn trong quá trình cấu hình các hoạt động đọc và ghi.

DEVSEL #: Trình điều khiển Chọn (Chọn thiết bị), khi được kích hoạt, cho biết thiết bị được điều khiển giải quyết địa chỉ của nó làm cầu nối với truy cập hiện tại. DEVSEL # làm đầu vào chỉ định liệu có bất kỳ thiết bị nào trên bus được chọn hay không.

Pin trọng tài

REQ #: jstek (Yêu cầu) cho bạn biết rằng một tác nhân muốn sử dụng đường dẫn dữ liệu. Đây là tín hiệu điểm-điểm. Mỗi master có tín hiệu REQ # của riêng nó, nó phải ở trạng thái tri khi RST # được kích hoạt.

GNT #: Cấp cho biết rằng quyền truy cập vào dữ liệu băng chuyền đã được phê duyệt.

Lỗi báo cáo lỗi

PERR #: Lỗi chẵn lẻ là để báo cáo lỗi chẵn lẻ dữ liệu trong tất cả các hoạt động PCI ngoại trừ chu kỳ đặc biệt. Pin PERR # phải được giữ ở trạng thái ba trạng thái và được kích hoạt bởi xe trong hai chu kỳ theo dữ liệu nếu có lỗi chẵn lẻ dữ liệu. Thời gian tối thiểu của PERR # là một chu kỳ cho mỗi giai đoạn dữ liệu mà phát hiện lỗi chẵn lẻ dữ liệu.

SERR #: Lỗi hệ thống (Lỗi hệ thống) là để báo cáo lỗi hệ thống khác có thể dẫn đến kết quả xấu nếu một địa chỉ trong lệnh chu kỳ đặc biệt là lỗi chẵn lẻ. Nếu một công cụ không muốn tạo ra một NMI gián đoạn, sau đó một cơ chế báo cáo khác nhau là cần thiết. SERR # là thiết bị mở hoàn toàn thuần túy và được điều khiển tích cực cho một chu kỳ PCI đơn bởi tác nhân báo cáo lỗi.

Cắt pin

Ngắt trên PCI có thể lựa chọn và được định nghĩa là mức nhạy cảm. Kích hoạt và hủy kích hoạt INTx # không đồng bộ với CLK. Nếu một thiết bị được phép sử dụng ngắt tín hiệu tin nhắn (MSI), nó sẽ kích hoạt tín hiệu INTx # để thực hiện yêu cầu từ trình điều khiển thiết bị của nó. Khi tín hiệu INTx # được kích hoạt, trình điều khiển thiết bị vẫn hoạt động cho đến khi yêu cầu tạm dừng bị xóa. Khi yêu cầu bị xóa, thiết bị sẽ loại bỏ tín hiệu RSTx #. PCI định nghĩa một đường ngắt cho các thiết bị chức năng đơn lẻ. Đối với các thiết bị INTERFACE chỉ, INTA # có sẵn, nhưng ba đường cắt khác không có ý nghĩa.

Trong PCI INTA #, INTB #, INTC # và # cắt IntD Bốn được định nghĩa là bất kỳ chức năng .. có thể được kết nối với bất kỳ một trong những thiết bị đa chức năng IntX # dòng. Thanh ghi Cut Pin chỉ định đường INTx # nào sẽ được sử dụng cho yêu cầu ngắt.

Tín hiệu bổ sung

PRSNT [1: 2] #: Các tín hiệu hiện tại không phải là tín hiệu thiết bị, nhưng được cung cấp bởi một thẻ bổ trợ. Các tín hiệu hiện tại trong khe cho biết sự hiện diện vật lý của thẻ bổ sung và yêu cầu tổng công suất của thẻ. Các tín hiệu này là bắt buộc đối với các thẻ bổ trợ, nhưng chúng là tùy chọn cho tình trạng hỗn loạn.

-CLKRUN #: Thời gian đang chạy (Clock chạy) là một tín hiệu tùy chọn sử dụng như đầu vào để chỉ tình trạng của clk'n một thiết bị và clk'y bởi mở cống thiết bị đầu ra khởi được sử dụng để yêu cầu tăng tốc trong Yar. CLKRUN # là tín hiệu tri-state (s / t / s) bền vững được sử dụng bởi tài nguyên trung tâm để yêu cầu CLK dừng ở. Đó là trách nhiệm loại bỏ CLKRUN # để cho phép CLKRUN # duy trì hoạt động trong khi nguồn trung tâm CLK đang chạy và để ngăn chặn CLK dừng lại.

M66EN: 66MHz_Enable pin báo cáo rằng các dữ liệu xe buýt chạy ở 66MHz hoặc 33MHz.

PME #: Tín hiệu Sự kiện quản lý nguồn là tín hiệu tùy chọn được thiết bị sử dụng để yêu cầu thay đổi trạng thái hệ thống của hệ thống hiện tại. Kích hoạt PME # và xóa không đồng bộ với CLK.

3.3Vaux: Nguồn cung cấp phụ trợ 3.3 volt tùy chọn cấp nguồn cho thẻ bổ trợ PCI để tạo ra các sự kiện quản lý nguồn khi nguồn điện chính của thẻ bổ trợ PCI bị tắt bởi phần mềm. Một hệ thống không hỗ trợ quản lý nguồn bus PCI nên xem xét card bổ trợ như pin 3.3Vaux được bảo lưu.

Mã mở rộng đường dẫn dữ liệu 64 bit (Tùy chọn)

Các chân mở rộng 64 bit được lựa chọn chung. Nếu sử dụng mở rộng 64 bit, tất cả các chân trong phần này cần được sử dụng.

AD [63 :: 32]: Địa chỉ và dữ liệu được ghép kênh trên cùng các chân PCI và cung cấp thêm 32 bit. Trong pha địa chỉ (khi sử dụng lệnh DAC và REQ64 # đang hoạt động), các bit 32 trên của địa chỉ 64 bit được chuyển. Trong các trường hợp khác, các chân này được tách ra nhưng được cố định và không chắc chắn. Trong pha dữ liệu, REQ64 # và ACK64 # được kích hoạt và dữ liệu 32 bit bổ sung được truyền khi kết thúc hoạt động 64 bit.

C / BE [7 :: 4] #: Bus Command và Byte Enable được ghép kênh ở cùng các chân PCI. Trong pha địa chỉ (khi sử dụng lệnh DAC và REQ64 # đang hoạt động), bus dữ liệu thực tế được truyền qua lệnh C / BE [7 :: 4] #. Byte được sử dụng như ủy quyền trong giai đoạn dữ liệu. Ủy quyền byte REQ64 # và ACK64 # được kích hoạt để cho biết đường dẫn byte nào mang dữ liệu có ý nghĩa khi thực hiện thao tác 64 bit. C / BE [4] # byte 4 đại diện cho C / BE [7] # byte 7.

REQ64 #: Yêu cầu chuyển 64 bit (Yêu cầu chuyển 64 bit) cho biết dữ liệu sẽ được truyền theo định dạng 64 bit khi được kích hoạt bởi Bus Master hiện tại. REQ64 # cũng có cùng thời gian như FRAME #.

ACK64 #: Nhận biết chuyển 64 bit (Nhận biết chuyển 64 bit) cho biết rằng đích đã sẵn sàng cho truyền dữ liệu 64 bit khi thiết bị chủ động điều khiển giải quyết địa chỉ làm đích của truy cập thực tế.

PAR64: bit chẵn lẻ là bit chẵn lẻ đôi duy trì DWORD cao (Chẵn lẻ trên DWORD), AD [63 :: 32] và C / BE [7 :: 4]. PAR64, REQ64 # trong bất kỳ quy trình hoạt động nào mà chu kỳ tiếp theo từ mỗi pha dữ liệu phải duy trì hợp lệ. Trong giai đoạn dữ liệu 64 bit, IRDY # trong thao tác ghi và TRDY # trong thao tác đọc được cố định và hợp lệ cho chu kỳ tiếp theo sau khi bất kỳ một trong số chúng được kích hoạt. PAR64 có cùng thời điểm như AD [63 :: 32], nhưng chu trình bị trì hoãn. Các mục tiêu ổ đĩa PAR64 trong giai đoạn đọc dữ liệu trong khi thạc sĩ ổ đĩa PAR64 cho địa chỉ và dữ liệu ghi giai đoạn.

JTAG / Boundary Scan Pinleri (Tùy chọn)

Chuẩn IEEE 1149.1, Cổng truy cập thử nghiệm và Kiến trúc quét ranh giới được bao gồm tùy chọn cho các thiết bị PCI. Tiêu chuẩn IEEE 1149.1 chỉ định việc sử dụng và quyền đối với việc thiết kế cáp tuân thủ 1149.1. Thêm một cổng kiểm tra truy cập (TAP) trong một phương án cho phép xử lý quét ranh giới được sử dụng để kiểm tra thiết bị và thẻ đã lắp đặt. TAP bao gồm bốn chân (tùy chọn năm) được sử dụng để kết nối bộ điều khiển TAP theo chuỗi với thiết bị PCI.

TCK (in): Đồng hồ đo kiểm được sử dụng để đo thông tin trạng thái trong quá trình hoạt động TAP và kiểm tra dữ liệu được nhập và xuất ra.

TDI (in): Đầu vào dữ liệu thử nghiệm được sử dụng để tuần tự hóa dữ liệu thử nghiệm và các lệnh kiểm tra vào thiết bị trong quá trình hoạt động TAP.

TDO (out): Đầu ra dữ liệu thử nghiệm được sử dụng để chuyển đổi dữ liệu thử nghiệm và kiểm tra lệnh ra khỏi thiết bị trong quá trình hoạt động TAP.

TMS (in): Test Mode Select được sử dụng để kiểm tra trạng thái của bộ điều khiển TAP trong thiết bị.

TRST #: Test Reset cung cấp khởi tạo không đồng bộ của bộ điều khiển TAP. Tín hiệu này là tín hiệu tùy chọn trong IEEE 1149.1. Các nhà cung cấp hệ thống chịu trách nhiệm về chuỗi nối tiếp 1149.1 (vòng - "vòng") và thiết kế được yêu cầu trong hệ thống. Thông thường, một vòng 1149.1 được tạo ra bằng cách kết nối chốt TDO của một thiết bị với chốt TDI của thiết bị kia để tạo thành chuỗi thiết bị nối tiếp. Trong ứng dụng này, các thiết bị nhận được cùng một tín hiệu TCK, TMS và TRST # (tùy chọn). Các yêu cầu mở rộng không hỗ trợ chuẩn IEEE 1149.1 phải là phần cứng được kết nối giữa các chân TDI và TDO.

Thông số kỹ thuật điện

Bản đồ chuyển tiếp 5V sang 3.3V

Một mục tiêu của thông số kỹ thuật điện PCI là cung cấp sự chuyển đổi dễ dàng và nhanh chóng từ công nghệ thành phần 5V đến 3.3V. Để tạo thuận lợi cho quá trình chuyển đổi này, PCI đã xác định hai đầu nối card mở rộng cho một 5V phương tiện báo hiệu 3.3V khác. Các rãnh trong đầu nối ngăn không cho thẻ được cắm vào đầu nối sai. Tuy nhiên, thẻ bo mạch chủ đã được phát triển để hỗ trợ hai môi trường tín hiệu này. Các thẻ này có khả năng phát hiện môi trường báo hiệu. Chúng có thể được cắm vào cả hai đầu nối. Hình 2.4 cho thấy ba loại thẻ mở rộng và đầu nối phương tiện tín hiệu.

Hình 2.4 Kết nối thẻ PCI

5V tín hiệu điều hòa

Thông số kỹ thuật DC: Bảng 2.1 dưới đây tóm tắt các thông số kỹ thuật DC cho tín hiệu 5V.

Bảng 2.1 Đặc điểm kỹ thuật 5V DC

Thông số kỹ thuật AC: Bảng 2.2 dưới đây tóm tắt các thông số kỹ thuật AC cho tín hiệu 5V.

Bảng 2.2 Thông số kỹ thuật AC 5V

3.3V tín hiệu điều hòa

Thông số kỹ thuật DC: Bảng 2.3 dưới đây tóm tắt các thông số kỹ thuật DC cho tín hiệu 3.3V.

Bảng 2.3 Thông số kỹ thuật DC 3.3V 

Thông số kỹ thuật AC: Bảng 2.4 dưới đây tóm tắt các thông số kỹ thuật AC cho tín hiệu 3.3V.

Bảng 2.4 Thông số kỹ thuật AC 3.3V 

Loại bỏ: Trong điều kiện điển hình, Vcc để điện dung mức mặt đất cung cấp tách hoàn toàn cho chân kết nối Vcc. VCC từ cảng / tối đa chiều dài đường đi của máy bay mặt đất 0,25 inch (20 mils Giả sử chiều rộng của đường) nên. Tuy nhiên, trong các loại thẻ phổ dụng, đường dây nguồn đệm I / O có thể có điện dung mặt đất để cung cấp sự tách rời theo yêu cầu. Các chân có nhãn + VI / O nên được tách ra đất với công suất trung bình 0,0047uF trên mỗi chân.

GIA ĐÌNH FPGA SPARTAN-3E

Dòng cửa được lập trình bởi Spartan-3E Field bao gồm năm thành viên (xem Bảng 3.1). Năm thành viên này có mật độ cửa hệ thống lên tới 100.000 người lên tới 1,6 triệu người. Spartan-3 gia đình I / O mỗi tăng số lượng và chi phí cho mỗi tế bào cổng logic Logic phát triển giảm đáng kể vào sự thành công của gia đình trước Spartan-3. Các tính năng mới tăng hiệu năng hệ thống và giảm chi phí cấu hình. Những cải tiến này trong Spartan-3E được kết hợp với công nghệ xử lý 90nm để mang lại chức năng và băng thông lớn hơn và cung cấp các tiêu chuẩn mới trong ngành logic lập trình được.

Đột xuất vì chi phí thấp gia đình Spartan-3A của truy cập băng thông rộng, mạng gia đình, màn hình / máy chiếu và một loạt các người tiêu dùng, bao gồm thiết bị truyền hình kỹ thuật số là phù hợp cho các ứng dụng điện tử.

Các tính năng:
• Giải pháp logic hiệu suất cao chi phí rất thấp cho các ứng dụng hướng đến người tiêu dùng cao cấp

• chứng minh công nghệ xử lý 90nm tiên tiến 
• Multi-Voltage, Multi-Tiêu chuẩn giao diện Selection ™ chân 
• lên đến 376 I / O pins hoặc 156 khác biệt cặp tín hiệu 
• LVCMOS, LVTTL, HSTL và SSTL tiêu chuẩn tín hiệu single-end 
• 3.3V 2.5 V, 1.8V, 1.5V và 1.2V tín hiệu 
• I / O mỗi 622+ tỷ lệ Mb / s truyền dữ liệu 
• Đúng LVDS, RSDS, mini-LVDS, phân HSTL / SSTL khác biệt I / O 
• Nâng cao DDR (tốc độ dữ liệu kép) hỗ trợ 
• 333 Mb / s hỗ trợ DDR SDRAM 
• tài nguyên lý rộng và linh hoạt 
• thanh ghi dịch bắt buộc hoặc hỗ trợ RAM phân phối bao gồm mật độ tế bào lên đến 33,192 Logic 
• ấn tượng lớn hiệu quả, logic lớn 
• işhatl Tùy chọn cao cấp 18 × 18 nhân
• Cấu trúc SelectRAM ™ nhớ kiến trúc 
• 648Kbit lên RAM khối nhanh 
• hiệu quả 231 Kbit lên phân phối RAM 
• Lên đến 8 Digital Clock Manager (DCM) 
• loại bỏ Time nghiêng (chậm trễ bị khóa vòng lặp DLL) 
• Tần số tổng hợp, nhân, chia 
• Giai đoạn có độ phân giải cao shifter 
• dải tần rộng (lên đến 300 MHz đến 5 MHz) 
thêm • tám giờ tám cho mỗi nửa của thiết bị với đồng hồ toàn cầu cộng với phong phú hướng thấp nghiêng 
• giao diện cấu hình cho ngành công nghiệp tiêu chuẩn PROM của 
• chi phí thấp, tiết kiệm không gian SPI serial flash PROM 
• x8 hoặc x8 / x16 song song NOR flash PROM 
• chi phí thấp Xilinx nền tảng flash JTAG được hỗ trợ
• MicroBlaze và bộ xử lý nhúng PicoBlaze lõi 
• Hỗ trợ PCI 32 bit / 64 bit 33MHz hoàn toàn tương thích (66MHz trên một số thiết bị)

Cấu trúc IOB: Khối đầu vào / đầu ra (IOB) cung cấp một giao diện một chiều và hai chiều có thể lập trình giữa logic FPGA và chốt vỏ. Khối chỉ nhập một chiều có một tập con của toàn bộ dung lượng IOB. Do đó, không có kết nối logic nào với đường dẫn thoát. Chỉ số lượng khối đầu vào thay đổi theo kích thước của thiết bị, nhưng không bao giờ vượt quá 25% tổng số IOB.

I / O Clustering (Banking): Như trong Hình 3.4, các IOB trong kiến ​​trúc Spartan-3E được chia thành bốn nhóm I / O. Mỗi bộ được điều khiển bởi các nguồn VCCO và VREF rời rạc. Các nguồn rời rạc cho phép mỗi chu trình được cho ăn với VCCO độc lập. Tương tự, điện áp VREF có thể được đặt cho mỗi bộ.

Quản lý đồng hồ kỹ thuật số (DCM): Trình quản lý đồng hồ kỹ thuật số Spartan-3E (DCM) cung cấp khả năng điều khiển hoàn toàn linh hoạt trên tần số đồng hồ, thay đổi pha và đường cong. Để đạt được điều này, DCM sử dụng một vòng lặp bị khóa trễ (DLL), một hệ thống điều khiển toàn diện sử dụng phản hồi để giữ cho tín hiệu xung nhịp cao ngay cả trong điều kiện điện áp và nhiệt độ khác nhau. DCM trong Spartan-3E được dịch bởi các CLB trong các mảng logic. Trình quản lý đồng hồ kỹ thuật số được tạo bằng cách sử dụng một cá thể "DCM" (nguyên thủy) trong một thiết kế.

BỘ TIẾP HỢP BUS LVDS 1892 BIT CỦA DS92LV18 / DESERIALIZER

Mô tả chung: Bộ chuyển đổi song song nối tiếp / nối tiếp song song DS92LV18 (SERDES) chuyển đổi cặp thành một mảng dữ liệu nối tiếp với thông tin đồng hồ nhúng dữ liệu song song 18 bit trong một BLVDS. Điều này giúp đơn giản hóa việc truyền dữ liệu 18 bit (ít hơn) trên một cáp mảng nối tiếp và đường dẫn PCB bằng cách loại bỏ các vấn đề lệch giữa chiều kim đồng hồ và dữ liệu song song. Bằng cách thu hẹp đường dẫn dữ liệu, chi phí của hệ thống được giảm bằng cách giảm số lượng lớp PCB, chiều rộng cáp, kích thước đầu nối và chân.

Cặp SERDES này có khả năng kiểm tra thiết bị và hệ thống nhúng. Tính năng tái chế đường truyền cho phép người nhận và máy phát kiểm soát độ tin cậy của đường truyền dữ liệu nối tiếp trong khi chu kỳ bus song song đang được thực hiện tại đầu ra của người sử dụng. Tính năng loopback cục bộ cho phép người dùng kiểm soát độ tin cậy của người nhận ở bên song song cục bộ với bộ định tuyến.

DS92LV18 kết hợp tín hiệu BLVDS được sửa đổi trên I / O tốc độ cao. BLVDS cung cấp năng lượng thấp và môi trường tiếng ồn thấp để truyền dữ liệu đáng tin cậy qua một đường truyền thông nối tiếp. Các dòng ngang hàng và ngược lại đi qua đường dẫn khác biệt điều khiển EMI bằng cách kết hợp các kết quả cạnh.

Các tính năng
• 15-66 MHz 18: 01/01: 18 song song-nối tiếp / nối tiếp song song chuyển đổi (tỷ lệ giao 2.376 Gbps hai chiều) 
• đồng hồ riêng biệt, ủy quyền, và quyền lực ra khỏi chân, cùng với các hoạt động truyền và nhận độc lập 
• Đồng hồ được tạo ra tại địa phương ± 5% dung sai tần số xung nhịp tham chiếu cho thiết kế hệ thống dễ sử dụng tín hiệu

• Chế độ Line và địa phương trở lại chu kỳ 
• Low EMI cho backplanes và cáp thông qua mạnh mẽ truyền thông nối tiếp Blvds 
• External không yêu cầu mã hóa 
• Nó đã tích hợp sẵn trong PLL không đòi hỏi các thành phần PLL bên ngoài 
• + cung cấp điện 3.3V Độc 
• điện năng thấp: PRBs-15 khuôn mẫu với tín hiệu 66MHz 90 (thường là) nhà tài trợ 
• ± 100 mV ngưỡng thu nhập 
• phát hiện mất tai nạn và báo cáo pin 
• công nghiệp -40 đến + 85 ° C phạm vi nhiệt độ 
•> 2.0kv HBM ESD 
• Nhỏ và tiêu chuẩn 80-pin LQFP vỏ tùy chọn

Chức năng Mô tả: DS92LV18 kết hợp bộ chuyển đổi song song nối tiếp và song song trên một chip đơn. Bộ chuyển đổi nối tiếp song song lấy một bus dữ liệu LVCMOS hoặc LVTTL 18 bit và chuyển đổi nó thành một định dạng chuỗi dữ liệu nối tiếp với thông tin đồng hồ nhúng. Sau đó, bộ chuyển đổi nối tiếp song song sẽ tái tạo đồng hồ và dữ liệu thành đầu ra rộng 18 bit.

Truyền dữ liệu: Sau khi khởi tạo, bộ chuyển đổi nối tiếp song song DS92LV18 có thể chuyển dữ liệu sang bộ chuyển đổi nối tiếp song song. Mảng dữ liệu nối tiếp chứa các bit bắt đầu và dừng chỉ ra mười tám bit dữ liệu được thêm vào bởi bộ chuyển đổi nối tiếp song song. Kết thúc luôn cao, bit dừng luôn thấp. Các bit khởi động và dừng cũng hoạt động như các bit đồng hồ được nhúng trong chuỗi nối tiếp.

GIỚI THIỆU VỀ VHDL

VHDL là gì?

VHDL là một ngôn ngữ lập trình được sử dụng để xác định các hệ thống điện tử kỹ thuật số và nhúng chúng vào một FPGA. Ngôn ngữ này đã được đưa ra vào năm 1980 dưới khuôn khổ chương trình mạch tích hợp tốc độ rất cao của Chính phủ Hoa Kỳ (VHSIC). Điều này được hiểu rằng một ngôn ngữ lập trình chuẩn là cần thiết để mô tả các cấu trúc và chức năng của các IC trong khi công việc phát triển trong khuôn khổ chương trình đang được tiến hành. Vì lý do này, Ngôn ngữ mô tả phần cứng VHSIC (VHDL) đã được phát triển.

VHDL đã được cung cấp cho IEEE vào năm 1986 vì là một tiêu chuẩn IEEE. Cho đến khi tiêu chuẩn IEEE 1076 được thông qua vào tháng 12 năm 1987, VHDL đã trải qua nhiều lần sửa đổi.

Cấu trúc VHDL

Thứ nhất, cấu trúc của một thiết kế có thể được xác định hoàn toàn bởi VHDL. Nó phá vỡ thiết kế này thành các thiết kế phụ và các thiết kế phụ này có thể được liên kết với nhau. Thứ hai, ngôn ngữ này cho phép sử dụng các hàm hướng ngôn ngữ, là các ngôn ngữ lập trình gần gũi. Thứ ba, các thiết kế có thể được mô phỏng trước khi chúng được sử dụng trong hệ thống chức năng. Các nhà thiết kế có thể nhanh chóng phát triển các lựa chọn thay thế và kiểm tra tính chính xác của các lựa chọn thay thế này mà không cần một nguyên mẫu.

Ví dụ VHDL cụ thể
Ở đây một ví dụ VHDL đơn giản và điển hình sẽ được kiểm tra. Trong ví dụ này, một bộ đếm hai bit được định nghĩa bởi VHDL. Ví dụ này ít nhất là quan trọng để đưa ra ý tưởng sơ bộ về cách sử dụng ngôn ngữ lập trình này. Nó bắt đầu bằng cách xác định thiết kế, định nghĩa các cổng phục vụ như các giao diện bên ngoài cho chương trình và phục vụ như các giao diện bên ngoài.

entity count2 is
generic (prop_delay : Time := 10 ns);
port (clock : in bit;
q1, q0 : out bit);
end count2;

Trong phần chương trình trên, sự tồn tại của một thiết kế gọi là đếm2 được đề cập. Đó là thông báo rằng có một đầu vào được gọi là đồng hồ và hai kết quả đầu ra có tên là q1 và q2. Kiểu dữ liệu của họ được cho là một chút. Ngoài ra, kiểu thời gian chung được định nghĩa là prop_delay (thời gian lan truyền) với giá trị đầu tiên là 10ns.

Nhúng LVDS I / O trong FPGA và ASIC

Các mảng cổng lập trình trường mới nhất (FPGA) và mạch tích hợp ứng dụng cụ thể (ASIC) nằm trong lĩnh vực ứng dụng Bus LVDS. Các sản phẩm mới này có đặc tính ổ đĩa LVDS tiên tiến được thiết kế tương thích hơn với cấu trúc liên kết đa điểm điển hình. Những nền tảng FPGA có lợi thế và bất lợi trên các giải pháp khác nhau. Ví dụ, ít chip trên PCB thường dẫn đến ít thiết kế đơn giản được kết nối với nhau, và các giải pháp tích hợp đôi khi không thể tránh khỏi khi kích thước thẻ là một vấn đề.

Thiết kế sơ đồ mạch: Tính đến thời điểm này, kiến ​​thức và cơ sở hạ tầng cần thiết cho việc thiết kế mạch được tạo ra. Sau thời điểm này, thiết kế mạch có thể được bắt đầu. bước đầu tiên là xác định các tín hiệu được kết nối giữa FPGA và bus PCI và các chân FPGA tương ứng với các tín hiệu này. Trong phần 2.2, chúng ta sẽ sử dụng các tín hiệu như trong hình 2.1 và tín hiệu INTA # tùy chọn cùng với tổng cộng 50 tín hiệu PCI.

Người lập: Ahmed CASTLE pci-fpga-VHDL-serializer-deserializer-LVDS-SERDES và Eagle với thông tin Thổ Nhĩ Kỳ thêm về các bản vẽ phác thảo trên được đưa ra đầy đủ Speech: FPGA-Based chung Mục đích PCI I / O card Thiết kế

Tải xuống tệp LINK danh sách (ở định dạng TXT) link4324.zip mật khẩu-pass: 320volt.com