VERILOG LÀ GÌ? SỬ DỤNG ISE XILINX

Có hai nguồn về cách sử dụng Verilog và Xilinx ISE Thông tin chi tiết về Thổ Nhĩ Kỳ, mô tả chương trình hình ảnh và mã ứng dụng mẫu
1- Webpack Xilinx ISE là gì?
Các Xilinx ISE Webpack là một phân phối Xilinx miễn phí và cho phép bạn làm việc trên các FPGA Xilinx. Mã được viết bằng Verilog hoặc VHDL có thể được tổng hợp và tải vào môi trường phát triển FPGA thông qua Webpack.
Để tải xuống phần mềm Xilinx ISE Webpack, bạn cần truy cập http://www.xilinx.com/ise/logic_design_prod/webpack.htm và đăng ký. Sau khi đăng ký, bạn có thể tải xuống phần mềm và cài đặt máy tính.
Sau khi cài đặt phần mềm trên máy tính của bạn, hãy đảm bảo thực hiện các bản cập nhật phần mềm ISE Webpack cần thiết.
2- Sử dụng Xilinx ISE WebPack – Tổng hợp
Cách tốt nhất (và dễ nhất) để chứng minh việc sử dụng phần mềm là một ví dụ, vì vậy trong phần này chúng ta sẽ viết và tổng hợp một mã với ngôn ngữ Verilog. Mã chúng tôi viết sẽ giúp bật đèn LED trên Bộ khởi động S3E của Spartan .
Trước tiên, hãy mở phần mềm ISE Webpack mà chúng tôi đã cài đặt trên máy tính của mình. Bạn sẽ thấy cửa sổ sau:

Trước khi viết bất kỳ mã nào, chúng ta cần tạo một dự án. Để thực hiện việc này, chọn File -> New Project từ menu phía trên cửa sổ. Khi chúng ta chọn nó, chúng ta sẽ thấy cửa sổ bên dưới.

Trong cửa sổ này, nhập tên của dự án mà chúng ta muốn cho hộp Project Name. Sau đó, trong hộp Vị trí dự án ở bên phải, chúng tôi sẽ đặt các tệp dự án vào thư mục nơi chúng tôi sẽ định vị chúng. Đối với loại nguồn cấp cao nhất, hãy chọn HDL. Bây giờ chúng ta có thể nhấn Next. Bạn sẽ thấy cửa sổ sau:

Chúng tôi sẽ chọn các tính năng của FPGA chúng tôi sử dụng trong cửa sổ này . Tôi muốn chọn Mục đích chung làm Danh mục sản phẩm. Lý do tại sao chúng tôi đưa ra lựa chọn này là Xilinx đặt Spartan 3E vào mục đích chung. Sau đó, hãy chọn Spartan3E là Family. Nếu bạn có một FPGA trong tay của bạn, chọn FPGA thích hợp từ danh sách. Sau đó, chúng ta cần phải viết loại Spartan3E mà chúng ta sử dụng trong hộp Device.
S3E XC3S500E trên Bộ khởi động S3E . Vì vậy, hãy chọn XC3S500E cho hộp này. FG320 nằm trên hộp gói. Nếu bạn không có Bộ khởi động S3E trong tay, bạn có thể cần phải lựa chọn này khác nhau. Hãy làm cho -4 là Tốc độ.
Là một công cụ tổng hợp, chúng ta hãy chọn XST (VHDL / Verilog) đi kèm với Webpack. Nếu bạn có một chương trình tổng hợp khác trong tầm tay, bạn cũng có thể sử dụng nó. Là một giả lập, tôi cũng muốn chọn ISE Simulator (VHDL / Verilog) đi kèm với Webpack. Hãy chọn Verilog làm ngôn ngữ ưa thích. Sau khi bạn thực hiện các cài đặt khác như trong hình ở trên, hãy nhấp vào Tiếp theo. Chúng ta thấy cửa sổ sau:

Cửa sổ này cho phép chúng ta tạo một tệp nguồn cho các tệp dự án của mình. Nếu bạn không thay đổi bất cứ điều gì, bạn có thể tạo các tập tin tài nguyên của bạn sau này. Đối với ví dụ của chúng tôi ở đây, hãy nhấp vào nút Nguồn mới … ở trên để tạo tệp nguồn của chúng tôi. Chúng ta thấy cửa sổ sau:

Sau khi chọn Verilog Module từ danh sách bên trái, hãy nhập tên tệp của chúng tôi vào hộp Tên tệp. Sau đó đi đến hộp Vị trí của vị trí tệp của bạn (nếu không có sự cố, địa chỉ của thư mục dự án cho bạn sẽ được tự động ghi vào hộp này). Hãy đánh dấu nó Tiếp theo trong cửa sổ này và chúng ta hãy đi đến cửa sổ tiếp theo:

Với cửa sổ này, chúng ta có thể chỉ định các kim trong thiết kế của chúng ta. Không có gì sai khi rời khỏi giai đoạn này trống rỗng, nhưng chúng ta hãy nhìn vào mitzvah đồng hồ cửa sổ này và đầu ra LED cho một ví dụ. Đầu tiên, hãy vẽ trái tim đánh đập giờ. Hãy viết tên thời gian cho điều này trong hộp Tên cổng. Bạn cũng có thể nhập bất kỳ tên nào khác mà bạn thích. Hướng tức là đầu vào cho đầu vào tức là hướng đầu vào. Các thiết lập khác (Bus, MSB, LSB) có thể để trống.
Sau đó, chúng tôi sẽ sử dụng kim của đèn LED. Hãy viết đèn LED vào Tên cổng và chọn đầu ra làm Hướng. Một lần nữa chúng ta có thể để trống các trường khác. Khi chúng ta làm như trên, cửa sổ của chúng ta sẽ trông như thế này.

Bây giờ bấm Next để đi đến cửa sổ khác.

Cửa sổ này cung cấp thông tin về tệp tài nguyên mà chúng tôi vừa tạo và thông tin cửa. Chúng ta có thể in Finish. Nếu bạn nhấn Finish, bạn sẽ nhận được một cảnh báo rằng nếu thư mục dự án của bạn không thực sự tồn tại, nó sẽ được tạo ra. Nếu không, bạn sẽ không nhận được bất kỳ cảnh báo nào. Chúng ta thấy cửa sổ sau:

Chúng ta có thể thấy nguồn Verilog mà chúng ta đã tạo ra. Nếu chúng ta không muốn tạo thêm các mô-đun trong ví dụ này, nhấn Next để đến cửa sổ tiếp theo.

Chúng tôi đang gặp phải cửa sổ ở trên. Nếu bạn muốn thêm tệp tài nguyên mà bạn đã tạo cho dự án mà bạn đang tạo, bạn có thể thực hiện tại đây. Chúng ta sẽ không làm điều này trong ví dụ này và chúng ta sẽ kích Next.
Bạn cũng có thể thêm các tệp mới vào dự án và thêm các tệp hiện có sau khi tạo các projets mà không gặp bất kỳ vấn đề nào, nếu bạn có bất cứ thứ gì bạn quên, đừng hoảng sợ thì bạn có thể thêm chúng. Hãy kích Next.


TÀI LIỆU “VERILOG TUTORIAL” CỦA THỔ NHĨ KỲ ĐƯỢC CHIA SẺ TẠI AKADEMI.CIZGI.COM.TR
Verilog là ngôn ngữ mô tả phần cứng (HARDWARE DESCRIPTION LANGUAGE (HDL)). Ngôn ngữ nhận dạng phần cứng là một phương ngữ được sử dụng để mô tả các hệ thống kỹ thuật số: ví dụ: khóa mạng, bộ vi xử lý hoặc bộ nhớ hoặc một flip-flop đơn giản. Điều này có nghĩa là bất kỳ ai sử dụng HDL đều có thể nhận dạng bất kỳ phần cứng (kỹ thuật số-số) nào ở mọi cấp độ.
1 // D mã flip-flop 2 mô-đun d_ff (d, clk, q, q_bar); 3 đầu vào d, clk; 4 đầu ra q, q_bar; 5 dây d, clk; 6 reg q, q_bar; 7 8 luôn luôn @ (posedge clk) 9 bắt đầu 10 q & lt; = d; 11 q_bar <=! d; 12 cuối 13 14 endmodule
Bất kỳ ai cũng có thể định nghĩa nó như được hiển thị bởi một flipflub đơn giản, cũng như mô tả các thiết kế phức tạp với 1 triệu cửa ra vào. Verilog là một trong những ngôn ngữ HDL được sử dụng cho thiết kế phần cứng trong ngành. Nó cho phép chúng tôi làm một thiết kế kỹ thuật số ở cấp độ hành vi, đăng ký chuyển cấp (RTL), cấp cổng và mức độ chuyển đổi. Verilog cho phép các nhà thiết kế phần cứng thiết kế hành vi của họ một cách hành vi, chi tiết thực hiện cung cấp độ trễ cuộc gọi tiếp theo trong thiết kế cuối cùng.
Nhiều kỹ sư muốn học ngôn ngữ này thường đặt câu hỏi, phải mất bao lâu để học Verilog? Tin tốt là, tôi sẽ trả lời chúng, nếu bạn biết một ngôn ngữ lập trình trước đó, nó sẽ không kéo dài hơn một tuần.
Thiết kế Shapes: Verilog cho phép phương pháp Bottom-up hoặc Top-down như trong hầu hết các ngôn ngữ mô tả phần cứng.
Thiết kế từ dưới lên: Phương pháp truyền thống của thiết kế quang điện là dòng lên. Mỗi thiết kế là cổng cấp sử dụng các cổng tiêu chuẩn. Khi sự phức tạp của thiết kế mới tăng lên, hầu như không thể thích ứng với phương pháp này. Các hệ thống mới bao gồm ASIC hoặc bộ vi xử lý chứa hàng nghìn bóng bán dẫn. Nó phải rời khỏi nơi thiết kế truyền thống xuống các phương pháp thiết kế phân cấp cấu trúc mới. Nếu không có những ứng dụng mới này thì sẽ không thể đưa ra sự phức tạp mới về thiết kế.
Thiết kế từ trên xuống: Thiết kế mong muốn của từng nhà thiết kế là từ trên xuống dưới. Một thiết kế thực sự từ trên xuống cho phép kiểm tra sớm, thay thế dễ dàng các công nghệ khác nhau, thiết kế hệ thống kết cấu và nhiều lợi ích pro forma khác. Tuy nhiên, rất khó để theo dõi thiết kế từ trên xuống. Vì những lý do này, nhiều mẫu thiết kế được thiết kế dưới dạng hỗn hợp của cả hai phương pháp, mỗi phương pháp đều thực hiện các yếu tố quan trọng của phong cách thiết kế.
Hình dưới đây cho thấy thiết kế của thiết kế Top-Down.

Mức trừu tượng Verilog
Verilog hỗ trợ trừu tượng ở nhiều cấp độ khác nhau. Ba trong số này rất quan trọng:
• Mức độ hành vi • Cấp độ
đăng ký chuyển giao (RTL)
• Cấp cổng
đăng ký chuyển giao (RTL)
• Cấp cổng
Cấp độ hành vi: Mức này xác định một hệ thống với các thuật toán đồng thời (hành vi) (Hành vi). Mỗi thuật toán chính nó là tuần tự, có nghĩa là nó chứa một tập hợp các lệnh được thực thi sau cái khác. Chức năng, nhiệm vụ và khối luôn là các yếu tố cơ bản. Nó không liên quan đến việc thực hiện cấu trúc của thiết kế.
Cấp độ đăng ký-chuyển giao: Thiết kế sử dụng Đăng ký chuyển cấp trình bày các đặc điểm của một giao dịch và chuyển giao dữ liệu giữa các thanh ghi. Đồng hồ bên ngoài được sử dụng. Thiết kế RTL bao gồm các ràng buộc thời gian chính xác: các hoạt động được lên kế hoạch diễn ra vào một thời điểm chính xác. Định nghĩa của mã RTL hiện đại là “Bất kỳ mã nào có thể được tổng hợp được gọi là mã RTL”.
Cấp cổng (Cấp cổng): Mức logic được xác định bởi các kết nối logic của một hệ thống và các đặc điểm định thời của chúng. Tất cả các tín hiệu là tín hiệu rời rạc. Chúng chỉ có thể có các giá trị logic nhất định (`0 ‘,` 1’, `X ‘,` Z`). Các giao dịch có sẵn được xác định trước trong logic nguyên thủy (AND, OR, NOT, v.v.). Sử dụng mô hình hóa mức cửa không phải là một ý tưởng hay ở bất kỳ mức thiết kế logic nào. Mã cấp cửa được sản xuất với các công cụ tương tự như các công cụ tổng hợp và netlist được sử dụng cho mô phỏng cấp cửa và back-end.
VERILOG TRONG MỘT NGÀY
Mỗi người sử dụng Verilog giấc mơ mới của một ngày học tập, cho dù đó là đủ để sử dụng nó. tương lai của tôi, tôi sẽ đưa ra một vài trang để nhận ra rằng giấc mơ của bạn. Ở đây, các ví dụ sau sẽ có một số lý thuyết và bài tập. Hướng dẫn này không dạy bạn làm thế nào để thực hiện công việc lập trình; Nó được thiết kế với một số kinh nghiệm lập trình.
Tuy nhiên, trái với việc thực hiện tuần tự các khối mã Verilog khác nhau trong nhiều ngôn ngữ lập trình, vẫn còn một số điểm tương đồng. Một số kinh nghiệm thiết kế kỹ thuật số là tất nhiên đáng giá.
Verilogdan là một cuộc sống đầy sơ đồ. Mỗi thiết kế được thiết kế trên một sơ đồ, bất kể sự phức tạp của nó. Xác minh chúng và xu hướng lỗi, kết quả lâu dài, quy trình phát triển tẻ nhạt, xác thực … thiết kế, xác thực … thiết kế, xác thực … tiếp tục và tiếp tục.
Khi Verilog nổi lên, chúng tôi bắt đầu có những cách suy nghĩ khác nhau về mạch logic. Chu trình thiết kế Verilog giống như ngôn ngữ lập trình truyền thống, giống như chúng ta sẽ nói ở đây:
• Thông số kỹ thuật (thông số kỹ thuật)
• Thiết kế mức cao
• Thiết kế cấp thấp (micro)
• Mã hóa RTL
• Xác minh
• Tổng hợp.
• Thiết kế mức cao
• Thiết kế cấp thấp (micro)
• Mã hóa RTL
• Xác minh
• Tổng hợp.
Điều đầu tiên trong danh sách là thông số kỹ thuật – các yêu cầu ràng buộc trong thiết kế của chúng ta là gì? Chúng ta đang cố gắng xây dựng cái gì? Đối với hướng dẫn này, chúng tôi sẽ xây dựng hai trọng tài đại lý: một thiết bị chọn hai tác nhân cố gắng thống trị lẫn nhau. Dưới đây là một số thông số kỹ thuật.
• Hai trọng tài viên.
• Thiết lập lại không đồng bộ cao hoạt động.
• Ưu tiên cố định, ưu tiên trên 0 trong 1
• Xác nhận được chấp nhận khi yêu cầu được chấp nhận.
Nếu chúng ta có các thông số kỹ thuật, chúng ta có thể vẽ sơ đồ khối, về cơ bản là sự trừu tượng của luồng dữ liệu trong hệ thống (điều gì sẽ xảy ra với khối). Trong ví dụ sau, đây là biểu mẫu đơn giản. Chúng tôi không quan tâm về những gì trong hộp đen ma thuật được nêu ra.
thiết kế thấp cấp
module, các loại dữ liệu
Mediator ( “trọng tài”) Mã Module
Duplex (Bi-Directional) Cảng Ví dụ
Signal Vectors Ví dụ
nhà khai thác (Nhà điều hành)
Báo cáo kiểm soát nếu, nếu không, lặp lại, trong khi, cho, trường hợp
chuyển nhượng Biến
Bắt đầu Block (Initial Block)
Luôn luôn Blob
Bổ nhiệm nhiệm
vụ bổ nhiệm và chức năng
Test Bench (Test Benche)
Lịch sử của Verilog
module, các loại dữ liệu
Mediator ( “trọng tài”) Mã Module
Duplex (Bi-Directional) Cảng Ví dụ
Signal Vectors Ví dụ
nhà khai thác (Nhà điều hành)
Báo cáo kiểm soát nếu, nếu không, lặp lại, trong khi, cho, trường hợp
chuyển nhượng Biến
Bắt đầu Block (Initial Block)
Luôn luôn Blob
Bổ nhiệm nhiệm
vụ bổ nhiệm và chức năng
Test Bench (Test Benche)
Lịch sử của Verilog
Nguồn 1: Trên tóm tắt toàn bộ liên kết tường thuật: Xilinx ISE là gì? Làm thế nào để sử dụng nó?
Và nhiều thông tin hơn có sẵn từ tài liệu nguồn: Verilog là gì? Sử dụng ISE Xilinx
Tải xuống tệp LINK danh sách (ở định dạng TXT) link-695.zip mật khẩu-pass: 320volt.com